華為半導體業務部總裁何庭波今日在上海 IEEE ISCAS 2026 上發表「韜定律」，以時間縮微取代幾何縮微的全新半導體發展路徑。透過 LogicFolding 邏輯折疊技術，華為目標在 2031 年達到「等效」 1.4nm 的電晶體密度，直接繞過對 ASML High-NA EUV 微影設備的依賴。
華為發表「韜定律」對抗摩爾定律
當摩爾定律逼近物理極限，電晶體尺寸已接近原子尺度，量子穿隧效應與漏電流讓每一代製程微縮的成本呈指數級上升，整個半導體產業都在尋找下一條出路。台積電、英特爾、三星仍沿著幾何縮微的路徑前進，但每一代節點的開發時間與資本支出都在不斷拉長。
華為今天給出了一個不同的答案。
在 2026 IEEE 國際電路與系統研討會（ISCAS 2026）上，華為公司董事、半導體業務部總裁何庭波發表了題為《半導體新路徑探索與實踐》的主題演講，正式提出「韜（τ）定律」（Tau Scaling Law）。這項以希臘字母 τ（tau，代表時間常數）命名的全新定律，主張以「時間縮微」替代過去數十年主導產業發展的「幾何縮微」。
何庭波在演講中以一個簡單的比喻說明兩者的差異：傳統的摩爾定律像是蓋平房，透過把磚塊（電晶體）越做越小，在相同面積中塞進更多電晶體；而韜定律則是把平房改建成高樓大廈，透過 LogicFolding（邏輯折疊）技術，讓電路從單層平面走向多層立體架構。
韜定律的核心：τ = R × C
韜定律的數學基礎極其簡潔：時間常數 τ 等於電路電阻 R 乘以寄生電容 C（τ = R × C），代表訊號在電路中傳播的延遲時間。何庭波提出的新方向是：與其不斷縮小電晶體的物理尺寸，不如系統性地降低 τ 值，讓訊號跑得更快，而不是讓電晶體變得更小。
為此，華為建構了一套涵蓋四個層級的「多層級協同優化體系」：
- 器件層面：優化電晶體與互連電阻及寄生電容，從物理底層最小化器件級 τ 值
- 電路層面：透過 LogicFolding 技術突破傳統平面布局的物理邊界，顯著縮短關鍵路徑的繞線長度，有效降低訊號傳播的電阻與電容負載
- 晶片層面：透過「軟體、架構、晶片」的全棧軟硬芯協同設計，提升系統級平行度與效率
- 系統層面：定義靈衢總線，重新建構計算系統互聯協定，大幅降低系統通訊延遲
LogicFolding：把晶片從平房變成大樓
LogicFolding 是韜定律的核心實現技術。傳統晶片設計中，邏輯單元在晶片表面以平面方式排列，所有訊號在二維空間中傳輸。隨著製程節點推進，繞線延遲已超過電晶體開關延遲，成為效能提升的主要瓶頸。
華為的 LogicFolding 技術將邏輯電路從二維平面轉變為三維立體堆疊。何庭波透露，將於 2026 年秋季問世的「麒麟 2026」手機晶片，將從單層邏輯設計擴展至雙層邏輯折疊，是 LogicFolding 技術的首次商業化成功實施。這也是華為在 2025 年推出麒麟 9030 Pro 後，首次突破晶片效能「飽和區」的關鍵一步。
何庭波在演講中透露了一個重要的量化數據：過去六年來，華為已基於韜定律設計並量產了 381 款晶片，覆蓋通訊、計算、終端等多個領域。這個數字不僅展示了華為在美國制裁限制下仍能持續產出晶片的能力，也為韜定律的可行性提供了大規模量產的實際驗證。這些晶片涵蓋了從早期探索到成熟應用的完整演進路徑，從側面說明了這條技術路線並非紙上談兵，而是已經在實際產品中逐步落地。
與台積電的競賽：2031 年目標 1.4nm 等效製程
根據華為的技術路線圖，基於韜定律的高端晶片預計在 2031 年達到等效於 1.4nm 製程的電晶體密度。作為對比，台積電的 A14（1.4nm）製程預計於 2028 年 進入量產，採用第二代 GAAFET（閘極環繞電晶體）架構，需搭配 ASML 的 High-NA EUV 微影設備。換句話說，華為目標將目前約五年的製程差距縮小至三年左右。更具革命性的是，這個目標是在 完全不依賴 ASML High-NA EUV 設備 的前提下提出的。
自 2020 年起，美國對華為實施多輪半導體出口管制，限制了華為取得先進製程設備與 EDA 工具的管道。其中最具殺傷力的措施之一，就是禁止 ASML 向中國出貨 EUV 與 High-NA EUV 微影設備，而傳統上 5nm 以下的先進製程高度依賴這類設備。
韜定律與 LogicFolding 的核心戰略意義正在於此：它從設計方法學層面繞開了對極致製程設備的依賴。透過電路架構創新在較成熟製程上實現更高的電晶體密度與效能，華為與其製造合作夥伴中芯國際（SMIC）可以在不取得 High-NA EUV 設備的情況下，持續追趕先進製程的效能水準。
市場反應：中國半導體類股全面噴出
消息公布後，中國半導體類股全面大漲。上證科創板晶片指數飆升 4.81%，其中寒武紀大漲逾 11%，中芯國際上漲 5.47% 至 6.46%，華虹公司更飆升 16.45% 創歷史新高。半導體 ETF 也吸引大量資金流入。
不過，韜定律雖然提供了一條繞開先進製程的新路徑，但仍面臨諸多技術挑戰。熱管理是第一個難題，將邏輯單元垂直堆疊將增加功率密度，散熱需求將大幅提升。其次是互連複雜性，多層折疊需要更複雜的繞線與路由設計。此外，EDA 工具生態系是否能支援此類三維邏輯設計，以及多層折疊對良率的影響，都是需要逐步克服的難題。
小結
從更宏觀的角度來看，韜定律的發布標誌著一個重要的產業里程碑。何庭波在演講結尾強調：「未來一定屬於開放合作。在韜定律的路徑下，我們期待與全球科學家、工程師和產業夥伴緊密合作，共同推動半導體與電子產業持續發展。」這番話顯示華為在完成自主技術突破後，有意將韜定律推廣為全球產業共同遵循的新路徑。
距離 2031 年還有五年時間，韜定律是否真的能帶領華為繞過 ASML 的 EUV 封鎖、縮小與台積電的差距，尚需時間驗證。但可以確定的是，在半導體產業尋找後摩爾時代方向的十字路口，華為給出了一個中式的答案，而這個答案正引發全球關注。