天風國際分析師郭明錤 11 日在 X（前 Twitter）發文，針對台積電次世代先進封裝技術 CoPoS（Chip-on-Panel-on-Substrate）提出五大重點分析，並特別釐清三個常見誤解。CoPoS 是台積電正在開發的面板級封裝技術。現行主流的 CoWoS（Chip-on-Wafer-on-Substrate）封裝基於 12 吋圓形晶圓，可用面積有限，隨著 AI 晶片光罩尺寸持續放大（如輝達 Rubin GPU 已達 5.5 倍光罩尺寸），單片晶圓僅能封裝 4 至 7 顆晶片，產能瓶頸日益嚴峻。
CoPoS 的核心概念是將封裝載體從圓形晶圓轉換為矩形面板。以 310mm × 310mm 的面板為例，可用面積超過 12 吋晶圓的 5 倍，能同時整合更多 HBM 堆疊、I/O 小晶片與運算晶粒，大幅提升封裝密度與產出效率。
TSMC’s #CoPoS is moving fast, and the opportunities for Taiwan suppliers are taking shape. CoPoS replaces traditional round glass carrier with a square panel format, pushing utilization rates above 75%.
More on glass material development: https://t.co/Na9XtpNK8Q 🔗 pic.twitter.com/vam2gform8— TrendForce (@trendforce) June 12, 2026
CoWoS 到 CoPoS：從圓晶到面板的典範轉移
要理解 CoPoS 的革命性，得先了解現行 CoWoS 的限制。台積電的 CoWoS 技術是當前 AI 晶片封裝的主流方案，輝達的 H100、B200 系列 GPU 均採用此技術。然而，CoWoS 基於 12 吋（300mm）圓形晶圓，有效利用面積受限於晶圓的幾何形狀。以輝達下一代 Rubin GPU 為例，其光罩尺寸已達 5.5 倍，在 12 吋晶圓上僅能封裝約 4 至 7 顆晶片。當 AI 模型持續膨脹，對 HBM 堆疊數量與晶粒整合度的要求只增不減，圓形晶圓的產能天花板已無法滿足需求。
CoPoS 透過將封裝載體從圓形晶圓轉換為矩形面板，一次性解決了面積與效率兩大瓶頸。矩形面板的利用率遠高於圓形晶圓，加上面板尺寸可依需求擴展（目前規劃最大 510mm × 515mm），為未來更大尺寸的 AI 晶片預留了充足的升級空間。
郭明錤五大重點分析
一、量產時程與目標應用
郭明錤指出，CoPoS 目前預計 2028 年下半年進入量產，專為 9.5 倍光罩尺寸以上的超大型封裝設計，輝達下一代 AI 晶片 Feynman 有望成為首批採用者。根據工商時報報導，台積電的 CoPoS 實驗線已於 2026 年 2 月開始交機給研發部門，完整產線預計 6 月完成，量產基地選定嘉義 AP7 廠區。
二、玻璃的兩種用途與尺寸
根據產業調查，CoPoS 中的玻璃材料用於兩個不同的地方：
- 310mm × 310mm 臨時玻璃載體（Temporary Glass Carrier）：用於製程中的支撐與固定
- 250mm × 250mm（試產）/ 510mm × 515mm（量產）玻璃面板：經過加工後切割為獨立的玻璃核心基板
三、玻璃核心基板的三層結構
郭明錤強調，玻璃核心基板本質上是一個三明治結構：中間是玻璃核心，上下兩側各覆蓋一層 ABF（Ajinomoto Build-up Film，味之素絕緣薄膜）增層，即所謂的 ABF-GCP（Glass Core Package）。業界廣泛討論的玻璃加工難題，包括 TGV（Through Glass Via，玻璃通孔）成形和銅填充／金屬化，都與這個結構相關。
四、量產領先優勢可望延續至 2032 年
郭明錤認為，CoPoS 應能延續並強化台積電在先進封裝領域的領先地位，潛在優勢可見度延長至 2032 年左右。
三大常見誤解一次釐清
郭明錤特別點出業界對 CoPoS 的三個常見錯誤認知，並逐一澄清：
誤解一：CoPoS 使用玻璃中介層（Glass Interposer）
事實上，玻璃並非充當中介層的角色。互連功能由晶片側的 RDL（Redistribution Layer，重佈線層）負責，加上 TGV/銅互連以及玻璃核心基板中的 ABF 增層共同完成。
誤解二：玻璃取代 ABF
這是錯誤的。從上述三層結構可以看出，玻璃和 ABF 是共存關係，並非替代關係。ABF 仍在增層製程中扮演關鍵角色。
誤解三：晶片直接放在玻璃上
晶片實際上是貼附在玻璃核心基板的 ABF 增層面上，而非直接接觸玻璃。
翹曲問題是量產最大挑戰
CoPoS 面臨的最大技術難題是翹曲（warpage）問題。半導體業者指出，隨著封裝基板面積放大，多種材料之間的熱膨脹係數差異會導致應力失衡，且問題隨封裝面積與 RDL 層數增加呈非線性惡化。
台積電正以聯盟模式帶動台灣供應鏈共同攻克這個難題。材料端由山太士提供 Balance Film 解方案，透過反向應力抵消封裝變形；設備端則有印能科技聚焦翹曲校正與高精度製程控制。法人分析，這波在地化供應鏈的成形，有助降低地緣政治風險，也被業界視為「護國群山」成形的關鍵。
NVIDIA Feynman：CoPoS 的首位客戶？
郭明錤在發文中特別提到，輝達的下一代 AI 晶片 Feynman 有望成為 CoPoS 的首批採用者。根據 TechPowerUp 報導，輝達計劃利用更大的面板面積，在單一封裝中整合多達 12 顆 HBM4 記憶體堆疊，搭配多個 GPU 運算晶粒，為 AI 工作負載帶來顯著的效能提升。
與此同時，AMD 和 Broadcom 將繼續使用台積電的 CoWoS-L 和 CoWoS-R 變體來生產各自的高階產品。這代表短期內 CoWoS 仍會是主流，但 CoPoS 的導入將為超大型封裝需求提供全新的解決方案。
CoPoS 與 CoWoP 的差異
業界經常將 CoPoS 與 CoWoP（Chip-on-Wafer-on-Panel）混淆。兩者的關鍵差異在於封裝載體：CoWoP 仍基於晶圓級製程，只是將基板替換為面板；而 CoPoS 則是從晶圓級製程全面轉向面板級製程（Panel Level Packaging），涵蓋 RDL、增層等所有封裝步驟。面板級封裝帶來的不只是面積擴展，還有單位成本的下降和產出效率的提升。
關於台積電的次世代先進封裝 CoPoS 的幾個關鍵（省略可查詢到的技術細節）：
1. 預計 2H28 量產，目標提升 9.5 倍光罩尺寸以上的封裝之量產經濟性，Nvidia 的 AI 晶片 Feynman 可能將首度採用。
2. 根據產業調查，兩個不同的地方會用到玻璃（尺寸 mm）：
→ 310 x 310 的臨時玻璃載具（glass…— 郭明錤｜Ming-Chi Kuo (@mingchikuo) June 11, 2026
產業時間線整理
- 2026 年 2 月：CoPoS 實驗線開始交機給研發部門
- 2026 年 6 月：完整試產線預計完成
- 2027 年：試產線持續優化製程，滿足合作夥伴需求
- 2028 年下半年：目標量產時程，嘉義 AP7 廠區
- 2029 年：首批搭載 CoPoS 封裝的產品有望上市
- ~2032 年：CoPoS 延續台積電先進封裝領先優勢的可見度範圍
在 AI 運算需求持續爆發的背景下，先進封裝已從過去的後段製程，升級為影響整體產業競爭力的核心環節。CoPoS 能否如期落地，將決定台積電能否在下一代 AI 晶片封裝中維持絕對領先地位。