在 IEEE 2026 電子元件與技術大會（ECTC）上，英特爾端出下一代封裝解方 EMIB-T，正式向台積電 CoWoS 叫板。這項技術最大亮點是把「TSV 矽穿孔」整合進 EMIB 的矽橋，讓電流垂直穿過基板直達晶片，徹底解決供電瓶頸。
英特爾 EMIB-T 封裝問世：HBM4e 速率達 12Gb/s、成本較 CoWoS 低 40%
EMIB-T 在 ECTC 2026 上公布了多項關鍵進展：
- 第一層互連凸點間距縮小至 25μm，封裝尺寸擴展至 120×120mm
- 單一封裝整合超過 9 倍光罩面積的計算與儲存晶片，實際已突破 10 倍光罩晶片數量
- 經訊號與供電完整性協同優化，HBM4e 傳輸速率達 12Gb/s，UCIe 介面達 64Gb/s
英特爾副總裁 Rahul Manepalli 表示，EMIB-T 將保留現有 EMIB 約 0.25pJ/bit 的能耗效率，並進一步提升互連密度。
EMIB-T 技術核心：把供電路線從「繞路」改成「穿牆」
傳統 EMIB（Embedded Multi-die Interconnect Bridge）使用嵌入式矽橋在局部實現高密度互連，但電源必須繞過矽橋進行佈線，供電路徑長且損耗高，遇上 HBM4e 這類高頻寬記憶體時容易產生電壓降。
EMIB-T 的解法是在矽橋中整合 TSV（Through-Silicon Via，矽穿孔）與 MIM（金屬－絕緣體－金屬）電容，讓電源與訊號都直接垂直穿過矽橋。電流直穿基板抵達晶片，大幅縮短供電路徑、提高供電密度。如果說 EMIB 是連接芯粒的橋梁，EMIB-T 就是一座立體化的交流道。
規格全面放大：120×120mm 封裝、9 倍光罩、20 顆橋接器
英特爾官方資料顯示，EMIB-T 已在超過 120×120mm 的封裝中，容納大於 9 倍光罩面積的矽晶片，包含 12 顆 HBM、4 個密集小晶片與超過 20 個橋接器；第一層互連凸塊間距縮小至 25μm。
英特爾同時展示了三項延伸技術：
- 3D SRAM 小晶片整合：透過扇出型嵌入式橋接平台（Fan-Out Embedded Bridge），在 50:50 讀寫工作下達 265 GB/s/mm² 的頻寬密度，每位元能耗低於 0.24pJ/bit，低頻下可降至 0.15pJ/bit。
- 超大型 HLFF 封裝：EMIB-T 具備擴展至 240×240mm 超大型封裝的潛力，可整合 ASIC、HBM 與 I/O 等多種晶片，並透過材料與製程創新克服超大晶片複合體在封裝成型時的流動距離與空洞問題。
- 訊號與供電完整性優化：英特爾資料顯示，在 12Gb/s 速度下，眼圖（eye diagram）寬度約 67%（搭配 DFE 均衡）。
英特爾計劃 2026 年起生產 120×120mm 的 EMIB 封裝基板，未來將擴展至 120×180mm，可容納超過 24 顆 HBM 堆疊、8 個運算小晶片與 38 個以上 EMIB 橋接器。
對比台積電 CoWoS：成本低 40%、良率突破 90%
CoWoS 將所有晶片放在大面積矽中介層上，封裝尺寸受光罩極限嚴格限制；EMIB 採用局部矽橋嵌入有機基板，只在需要互連的地方進行橋接。微小的矽橋可在晶圓上密集排列，材料利用率近 100%，去除大面積中介層後，封裝成本較 CoWoS 方案降低超過 40%。良率方面，EMIB-T 已突破 90%，達到業界領先水準。英特爾表示，EMIB 在成本、可擴展性與效能上具備優勢，效能足以比擬更高階的 SoW（Silicon-on-Wafer）技術。
英特爾強調，EMIB-T 的關鍵優勢在於與 IP 和製程節點無關的特性，客戶能將採用不同架構、不同第三方晶圓廠或英特爾內部製程節點製造的晶片自由封裝在一起，可簡化供應鏈管理。
客戶名單成形：Google TPU、聯發科接連轉向
Google 下一代 TPU 已決定放棄台積電 CoWoS，改用英特爾 EMIB-T。聯發科在 COMPUTEX 2026 宣布下一代晶片將獨家採用 EMIB-T。Google 規劃在 2027 年的 TPU v9 採用 EMIB 封裝，並由聯發科承接設計工作。Google 也考慮跳過聯發科、直接將晶片設計送交台積電以節省成本，但封裝階段仍由英特爾處理。
聯發科與英特爾的合作延伸出新的台系供應鏈，力積電（PSMC）與 AP Memory 已加入 Google TPU 供應鏈。AP Memory 的 SiCap（矽電容）產品在聯發科的 Google AI 晶片設計中扮演關鍵角色，由於預期 2027 年底 SiCap 產能將達每月 10,000 顆，力積電可能在產能擴張上扮演要角。
Tom’s Hardware 報導，EMIB-T 預計於今年底前進入試產。英特爾也同時發表新的散熱器設計，可讓熱介質材料的空洞減少約 25%，並推出新的熱壓接合製程以降低大尺寸封裝基板的翹曲。
CoWoS 獨霸時代的終結者？
CoWoS 在 AI 浪潮興起後成為業界搶手的瓶頸資源，台積電產能長期供不應求。英特爾 EMIB-T 提供一條不同路線：把晶片放在小塊矽橋上橋接，避開大面積矽中介層的成本與尺寸限制。進度方面，英特爾已在 ECTC 2026 端出 12 篇論文圍攻 CoWoS，從電源完整性、訊號完整性、散熱、材料四大面向同步推進。2028 年封裝尺寸擴展至 120×180mm、整合超過 24 顆 HBM 堆疊的規劃，意味著先進封裝正從晶片連接走向系統級整合。
不過 EMIB-T 的商業化仍有變數，Google 與聯發科的訂單最終仍取決於英特爾的實際量產良率；Apple、AMD、NVIDIA 等大客戶雖傳出接觸，但尚未公開承諾。英特爾自身 18A 製程何時達到業界標準良率，也是 EMIB-T 能否順利推進的關鍵因素。還有台積電也不是一直守著 CoWoS，面積更大、利用率更高的 CoPoS 也在路上了，誰在這場先進封裝大戰中能取得最終勝利還很難說。